|

楼主 |
发表于 2025-4-15 21:04:14
|
显示全部楼层
对于理想运放我是明白的,但在这里我还是想不通,做了个简单的仿真可以看到确实是说不通
各种参数我尽量用了你电路里的。FET和BJT用一个跨导来model,跨导也是尽量取了比较现实的数值。为了排除米勒电容的干扰我就没连C3和C5,所以输入电容纯粹是由Cgs贡献的。(如果把米勒电容算上,那么这两个曲线几乎就完全重合了,因为放大倍数米勒电容实在太大)
用了bootstrap反馈的带宽更窄,也就是说输入电容反而更大。
究其原因主要是实际电路的参数远远构不成理想运放近似,不能用理想运放的直觉去想。只有大幅调高放大倍数,比如把FET的跨导提高个几十倍,或者把FET的负载R4换成恒流源,才能看出一些Cgs电容贡献减小的效果。然后考虑到Cgd造成的弥勒电容,输入电容又上天了,恒流源还得再串上个cascode。。。
这也是我为什么之前一直说这个电路的噪声最好从更根本原理出发来讨论,因为我们面对的不是一个能用理想运放近似model的TIA,而是一个很具体的现实电路。从原理出发,可以减少这种因为用了理想近似而得出相反结论的情况。 |
|