脉冲式数字ESR表的分析与设计（合作帖续篇）

holts

小鬼头 发表于 2024-3-13 17:20
脉冲式数字ESR表（带薄膜电容容量、电池内阻测量功能）的设计研究十

期待1.0B

bobofu

薛老师，以前我网购了一个数字esr表，我用示波器测它夹子（4线制）两端开路输出100k方波，峰峰值是1.10v，是不是有问题呢？它的说明书上说最大电压<200mv的。

holts

把楼主的贴子制作成PDF方便查阅

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icespirit

大佬最终定型了吗？还是烂尾了？

holts

icespirit 发表于 2024-4-6 22:49
大佬最终定型了吗？还是烂尾了？

原理图都给出来了，还有详细的分析讲解，有能力的可以开工制作了，怎么会精益求精烂尾 ？

icespirit

holts 发表于 2024-4-7 08:15
原理图都给出来了，还有详细的分析讲解，有能力的可以开工制作了，怎么会精益求精烂尾 ？

PCB布线可能还要几个版本调整，才能确定最终版本，我看只进行到了原理图分析后面就没跟进了，还有程序，几乎没更新了

小鬼头

小鬼头 发表于 2024-3-13 17:20
脉冲式数字ESR表（带薄膜电容容量、电池内阻测量功能）的设计研究十

脉冲式数字ESR表（带薄膜电容容量、电池内阻测量功能）的设计研究十一

    本节研究ESR表设计上的剩余问题，主要是核查所用运放的工作速度能不能达到要求，以及研究DAC替代PWM的锯齿波生成方案，并公布只使用1块双运放的本机电路设计（V1.0b版）。


    一、核查运放的工作速度

    对于本ESR表来说，ESR模式和电容模式对于运放的速度性能需求是有所不同的。这是因为，ESR模式下，运放放大的输入信号是一个方波信号，电容模式下，运放放大的信号是锯齿波信号。相同的是，MCU检测运放输出信号电平的时间点，都是位于方波、锯齿波波形顶部的下降沿之处。

    （一）ESR模式对运放的速度性能要求

    ESR模式下，运放输入的信号是方波，而方波信号对运放提出的速度要求，主要集中在大信号即SR方面。如果运放的SR（转换速率）性能不佳，那么，他输出的方波会变成一个三角波（或是向三角波的波形靠拢）。由于MCU检测信号的时间点是方波顶部下降沿之处，因此，即使输出的信号是三角波，只要其顶部的电平与输入方波波形经理想放大后顶部下降沿之处的电平相同，那么，就不会出现问题。也由此可见，允许运放的速度性能差一些。但具体放宽要求到何种程度，可以利用下面的方波/三角波波形图来计算得到：



   须注意的是，计算SR＝V/tw时，不能使用运放输入处的方波信号电平（幅度）FS1＝100mV作为V来计算，而应该使用运放输出处的电平FS2来计算。把这里的区别引申出来，就是：某一个运放，用他制作音频前置放大器时，能符合SR要求、不产生SR失真（即不产生摆率失真或不产生转换速率失真），但不代表用他作为电压放大级来制作功放，就不会出问题。这是因为，后者的信号电平比前者高出10倍以上，意味着SR性能要求也比前面高出10倍以上，把他用到功放里，还是有可能会产生SR失真的。

   另一方面，本机在运放输出处设有衰减器（用于作仪表校准），因此，计算V时，不能直接按FS2＝1200mV来计，应该按运放的实际输出电平（比FS2略高一些）来计，即是近似有V＝1.4V。

   假如我们编程时，按原型机那样取tw＝8uS的ESR模式测试激励脉宽，那么，可计得，运放的SR参数至少要达到：SR＝1.4V/8uS＝0.175V/uS。这是很低的SR性能要求，只要是常用运放，通常就能满足，比如LM358，SR＝0.5V/uS。

   （二）电容模式对运放的速度性能要求

   电容模式下，运放输入的信号是锯齿波信号，他不同于方波。研究他对运放速度方面提出的需求，可以分为大信号（SR参数）、小信号（运放频响）2个方面。

    1、SR方面的需求

   电容模式下，最窄的输入信号锯齿波宽度为1uS，他对应的计数值是1（注：最宽的是100uS，对应的计数值是100）。这时候，对运放的SR性能要求最高。可计得，这个锯齿波在运放输出端处的SR约是：SR＝1.4V/uS。

   因此，像LM358这些低速运放（SR通常是1V/uS的水平），就不能满足要求。而我们目前打算使用的TSV912和COS722则能满足要求，其中，TSV912的SR为4.5V/us，COS722为7.5V/us。


    2、运放频响给测量信号波形带来的影响

   我们打算使用的TSV912和COS722，算是速度比较快的了。因此，要研究一下，他速度方面给输出波形带来的“失真”（变形），对测量造成的影响是否还落在我们可以接受的范围。

   如果使用计算的方法，会有难度和比较麻烦。我是不懂具体怎么算，也不会使用Matlab软件来帮助计算。但我估计，大概可以这样计算：一是求出输入锯齿波信号的傅立叶级数的表达式，二是根据运放的闭环频响得到运放的传输函数，三是用输入信号表达式乘以传输函数得到输出信号，四是对输入、输出信号进行分析，看一看锯齿波波形顶峰处的电平前后变化了多少（与理想放大器放大后的电平作比较）。

   为了核查这个锯齿波波形在经过运放后的顶峰电平变化程度，我使用了Multisim软件来进行分析：

  （1）先构建出与电容模式检出信号相同的锯齿波信号。

  如下图。利用1个方波电流源、1个方波电压源和1个理想二极管，来制造出所需的锯齿波输入信号。同步改变2个方波源的占空比，可以得到同期相同、宽度不同的锯齿波。



   （2）使用与我们所用运放速度性能相近的RR运放模型来搭建ESR表的AC放大器

  Multisim软件中，没有我们所用的TSV912和COS722运放。因此，使用了软件中已有的RR运放MCP6292来代替。他的频响为GBW=10Mhz（SR为7V/uS），与TSV912（GBW=8Mhz）和COS722（GBW=10Mhz）比较接近。



   （3）输入不同宽度的锯齿波信号，通过瞬时仿真方式观察运放输出波形。

   将输出的波形貌与理想输出作比较，看一看锯齿波波形顶峰电平的差异程度。经过以上的仿真，得到如下的仿真结果：

   1uS宽度的锯齿波，电平误差为-21.8%,
   2.5uS宽度的锯齿波，电平误差为-16.2%,
   5uS宽度的锯齿波，电平误差为-4.74%,
   10uS宽度的锯齿波，电平误差为-2.60%,
   100uS宽度的锯齿波，电平误差为-1.15%,

   以上仿真结果表明，我们作电容容量测量时，绝大多数情况下，运放这方面性能所带来的误差，是在－2.60%及以下。这是因为，本机仅是在测量0.001u至0.009u容量的电容时，才会出现1uS至9uS宽度的锯齿波（对应的计数是1至9个计数）。其他容量（0.001u至99u，对应的计数是10至99个计数）测量时，检出的锯齿波信号宽度都是在10uS至100uS之间。

   另一方面，这里产生的误差是负误差，与电容本身ESR带来的正误差极性相反，两者不是“叠加”关系，而是存在着相互抵消的关系——这是对我们机子有利的。

   因此，运放这方面速度性能对测量造成的影响，还落在我们可以接受的范围之内。

    二、使用DAC生成测试所需的锯齿波（用DAC方案取代PWM方案）

   本人现在设计的这个ESR表电路，采用PWM生成锯齿波的方案，目的是降低对MCU的要求，让几乎所用MCU都能用于制作这个ESR表（只要电源电压合适、I/O引脚足够）。若果实际使用的MCU内置有DAC，则可以简化电路中的这部分设计。

    1、纹波方面的核算

    我们前面的研究表明，本机要求锯齿波的“纹波”幅度小于本机自制ADC的1个LSB，即12mV（未来的四线版是1.2mV）。现在使用DAC生成这个锯齿波，其“原生纹波”也可以计算得到。

    8bit的DAC有255级变化，因此，“原生纹波”＝1LSB=3000mV/255=11.765mV。

    10bit的DAC有1023级变化，因此，“原生纹波”＝1LSB=3000mV/1023=2.93mV。

    12bit的DAC有4095级变化，因此，“原生纹波”＝1LSB=3000mV/4095=0.7326mV。

    由于原生纹波足够小，因此，电路可作如下改进：

    （1）使用8bit的DAC时，可以采用最简单的RC滤波器（可取R＝10k，C=0.01u）,以此来代替原设计图的的两级RC滤波器（V1.0a版电路图中的R21、R22和C8、C9）。也即是，可省去R、C元件各1只。

    （2）使用10bit或12bit的DAC时，可直接省去原设计图的两级RC滤波器（即是可省去R、C元件各2只），DAC的输出引脚直接与比较器U2B的负输入引脚相连。若是用于未来的四线版电路，则12bit DAC仍可按这样处理，但10bit DAC则要像8bit DAC用于现在的两线版电路那样，还要使用一级RC滤波器（可取R＝47k，C=0.01u）。

    （3）以上情况，均可省去Dch-2引脚。也即是，本机不需使用Dch-2引脚来给原PWM滤波器的电容放电（这样，就可以减小了MCU的1个引脚的开销）。这是因为，即使DAC需配用一级RC滤波器，其时间常数已足够小。但需注意的是，若电路中还有一级RC滤波器存在，那么，DAC的输出端仍需像PWM方案的Dch-2引脚那样，输出一个0V电压去对给电容放电。

    2、DAC生成锯齿波的时序计算

   本机测试所需要的锯齿波，其SR＝12mV/0.5mS。这个数值的SR，是要求这个锯齿波的波形在0~125mS这个时间段里，电压由0mV上升为3000mV。如下图：



   （1）对于8bit的DAC来说，波形逐级上升的每一级时长（与PWM波的周期相对应）是T＝125mS/255=490.196uS，可取T＝490uS。这与理论的SR＝12mV/0.5mS仅相差0.04%。

   （2）对于10bit的DAC来说，波形逐级上升的每一级时长（与PWM波的周期相对应）是T＝125mS/1023=122.19uS，可取T＝122uS。这与理论的SR＝12mV/0.5mS仅相差0.155%。

   （3）对于12bit的DAC来说，波形逐级上升的每一级时长（与PWM波的周期相对应）是T＝125mS/4095=30.525uS。

    若MCU的速度允许，那么，可以取T=30.5uS，这是最理想的情况，与理论的SR＝12mV/0.5mS仅相差0.106%。

    若MCU的速度不允许，则比较尴尬：如果取T＝30uS，与理论的SR＝12mV/0.5mS相差1.72%。如果取T＝31uS，则与理论的SR＝12mV/0.5mS相差-1.56%。无论哪种选择，误差都嫌偏大，但这些误差不会对ESR/R两种测量模式带来影响，因为SR的值属于测量“增益”的一部分，在对AC放大器作CAL校准后，就能在总体上予以消除。但是这里的误差会对容量测量模式带来影响（带来的是增益误差），这是因为，容量测量模式没有自己的CAL校准，全靠电路参数以及通过ESR/R模式的校准来获得校准。

    这2种选择产生的误差，反射到容量模式，取T＝30uS时的误差与本节研究的运放放大锯齿波时的电平误差是相同极性的。因此，可能以取T＝31uS会较佳。如果不能忍受这里的误差，还是有办法的，可以在DAC生成容量模式所需的Vref电压上做文章：没有这里的误差时，Vref=FS2+Vos=1200mV+300mV＝1500mV。有正误差（取T＝30uS）时，应将FS2减小相同的比例，即Vref=1200mV*98.28%+300mV=1479.4mV，也就是，理论上生成这样的Vref电压后，就能抵消掉这里产生的误差。有负误差（取T＝31uS）时，应将FS2增大相同的比例，即应让Vref=1200mV*101.56%+300mV=1518.7mV。

   如果MCU的速度不允许、又想在保持Vref=1500mV的同时减小这里的误差，还有一种方法。那就是：把这个12bit的DAC完全按照11bit的DAC来使用。可计得，T＝125mS/2047=61.065uS，取T＝61uS，与理论的SR＝12mV/0.5mS仅相差0.106%。但需注意的是，按11bit使用后，其“原生纹波”会增大一倍。


    三、只使用1块双运放的本机电路方案（V1.0b版本）

    V1.0a版本使用了2块双运放，而运放的价钱比较高。有些MCU内置有比较器，若使用这种MCU，就可以省去半块双运放。假如真要降低成本，则还需要多省去半块双运放。

    整个电路中，唯有小电流（1mA和0.1mA）的激励恒流源电路有潜力可挖，也即是，有机会改为使用BJT，也能得到基本符合本机性能需求的激励恒流源。为此，借助Multisim软件来进行仿真，得到如下的电路和仿真结果：



    上面这个BJT电路，是一个简单的镜像恒流源电路，图中的47Ω电阻是模拟MCU引脚对地的导通电阻。他的恒流稳定度并不好，因为图中的Vbe电压会随温度而变（约每1个摄氏度下降2mV），从而改变输出电流的大小。但总体而言，其输出电流的误差也不算是很高（图中显示，1mA恒流源误差是1%，0.1mA恒流源误差是3%）。

    基于这个仿真，得到了只使用一块双运放的V1.0b版本电路。该电路比V1.0a版少用了1块双运放，但需要使用内置有比较器的MCU。与使用2块运放的V1.0a版本，此版本的测量误差性能显然要差一些，但作为检修工具使用，应该能满足实际测量需求。

    V1.0b版本电路如下：






    ——到本节为止，已全部写完了设计部分有实质性的内容。为了方便后面的编程工作，准备最后写一节总结性的东西，介绍与MCU连接的各个“引脚”的设置要求、3种测量模式下这些“引脚”的工作安排等。

（未完待续）

icespirit

小鬼头 发表于 2024-4-10 17:31
脉冲式数字ESR表（带薄膜电容容量、电池内阻测量功能）的设计研究十一

    本节研究ESR表设计上的剩 ...

支持大佬，期待

nop

小鬼头 发表于 2024-4-10 17:31
脉冲式数字ESR表（带薄膜电容容量、电池内阻测量功能）的设计研究十一

    本节研究ESR表设计上的剩 ...

等待高手定型出pcb

holts

最近在看这个原理图，请教下DCH2的位置，下面两张图，哪个是对的 ？

小鬼头

holts 发表于 2024-5-3 13:20
最近在看这个原理图，请教下DCH2的位置，下面两张图，哪个是对的 ？

这2个dch-2接法区别不大。

两个电路都只能给c8、c10之中的一个电容放电，另一个电容则要通过电阻来放电，都需要一定的时间才能放完。

因此，在程序中，每次启动生成锯齿波之前，都需要一个合适时长的dch-2放电时间。这么一来，2个接法没有本质区别。

zmc419

小鬼头 发表于 2023-12-21 16:03
676楼的外国数字式电容ESR表电路原理分析之四

分析到位，用比较器代替AD转换，对硬件要求低。比纯模拟电路好制作。

如我所愿

谢谢分享了学习了

hawk202211

此贴无疑是年度巨作，期待完整产品面世。楼主与一帮参与坛友辛苦了。

nop

hawk202211 发表于 2024-5-4 17:20
此贴无疑是年度巨作，期待完整产品面世。楼主与一帮参与坛友辛苦了。

是啊，不知道多久能出pcb