[DIY] 迷你型可编程快速脉冲发生器 PulseGen 433-3949

scoopydoo

量子隧道 发表于 2024-4-9 13:00
哦，你是固定占空比改变重复频率啊

哎！越说越乱了！

俺这玩意，频率、占空比都可以调，但都不是重点，重点是能输出的脉冲是俺的所有 STM32 里面最窄的。

不最近不是也在玩 STM32  吗，去看看 HRTIM 定时器，印象里只有这个 F334 和最新的 H7 系列部分型号才有。

量子隧道

老兄是否对这个国家商务部和国家标准局脉冲源感兴趣：
https://nvlpubs.nist.gov/nistpub ... chnicalnote1067.pdf
大概产生的是亚纳秒脉冲。按现在标准来看不算快。一个区区CMOS门都能做到。
然而，它的优势是脉冲足够标准。可以调出标准的累积高斯函数波形，无过冲预冲振铃台阶回钩等等。所以才被标准局看得上。
用现代技术复刻的话，可能能做得比较快，我想快个5-10倍可能有戏。
关键图就是图2-6和3-6。其余的数字电路很简单。
我有兴趣，问题是精力不济。也号召有兴趣有精力的大师研究。

scoopydoo

量子隧道 发表于 2024-4-13 12:06
老兄是否对这个国家商务部和国家标准局脉冲源感兴趣：
https://nvlpubs.nist.gov/nistpubs/Legacy/TN/nbst ...

多谢老兄提供的资料！兴趣肯定是有，但是目前有两个困难。

第一是暂时没时间，本贴这个还脉冲发生器还没完全搞定，等第二版 PCB 回来的这段时间，俺又在画 ADR1399 基准板子，然后当然也要花调试、改进。

第二是没有合适的器材，前面说过了俺手里最快的家伙就是破解版的 600MHz 泰克示波器，有力不从心的感觉。

luosifu

量子隧道 发表于 2024-4-13 12:06
老兄是否对这个国家商务部和国家标准局脉冲源感兴趣：
https://nvlpubs.nist.gov/nistpubs/Legacy/TN/nbst ...

又多了份学习资料，动手实验肯定是不能了，多说仿真一下，不过看是肯定要看，储备一下，说不定什么时候就能用上。

量子隧道

luosifu 发表于 2024-4-13 18:53
又多了份学习资料，动手实验肯定是不能了，多说仿真一下，不过看是肯定要看，储备一下，说不定什么时候就 ...

是的。图2-5，2-6介绍的原理和图3-6介绍的具体电路，我在某个他处看到过评论。大概意思就是，用高速开关二极管的钳位把三极管输出波形边沿的拖尾部分的暂变过程削去，留下了干净的中间段（或许还包括起始段）。这个思路可以借用。

量子隧道

我薅的芯片到了，目测是原装真品。
又去SJL网站看了看它的手册，这小玩意硬件没多少东西，软件居然还没少做。
https://www.sjl-instruments.com/user-manual.pdf
我自己DIY的话，硬件要比它简化，软件更要大大简化。一个人实在做不起大工程。

scoopydoo

量子隧道 发表于 2024-4-17 19:56
我薅的芯片到了，目测是原装真品。
又去SJL网站看了看它的手册，这小玩意硬件没多少东西，软件居然还没少 ...

看来老兄是要大干一场了！

量子隧道

scoopydoo 发表于 2024-4-18 00:21
看来老兄是要大干一场了！

还在酝酿中。我还没完全悟透它的设计细节。从你的管视频截图查到了大部分芯片了，但是它的一些参数是咋做到的还没想通。例如，它能实现时基最大20微秒，在我看来很难做到，可能jitter都飘出天际去了。它用的高分辨延迟线只能实现最大10nS左右延迟。如何增加外部元件实现时基扩展，还没想出方案。
全想通了后，我不一定照搬它的设计。那个延迟线太贵了，我在贸泽上买过两片，好像一片200。我上一个2G采样头用掉了一片。

slsdz

软硬通吃的高手

scoopydoo

量子隧道 发表于 2024-4-18 09:39
还在酝酿中。我还没完全悟透它的设计细节。从你的管视频截图查到了大部分芯片了，但是它的一些参数是咋做 ...

要 20us 做啥咧，先做个简单的出来，慢慢改进呗

量子隧道

scoopydoo 发表于 2024-4-18 14:18
要 20us 做啥咧，先做个简单的出来，慢慢改进呗

然则我已经以10ns延迟线+2G比较器做了个2G的出来。下次再做我就打算再进一步，不想重复了。分析了一下SJL的触发链路，就是看不出来20us的delay是咋加进去的。

如上是我的分析。信号从第一通道进来后，过触发电平翻转，
先过了个SY58051二选一器。我理解这里是选择上升沿还是下降沿触发。
然后触发一个DFF（NB7V52M）翻转。
然后让DFF的输出给一个二输入与门。二输入与门的另一路是延迟的信号。不知在这里是在弄什么玄虚。
与门的输出，经过4扇出（那个Y2K），就给了4路采样器。这部分很简单。
没看出来10ns以上，20us以下的延迟是如何加进来的。
我再继续悟。悟出来了再行动。

scoopydoo

量子隧道 发表于 2024-4-18 18:43
然则我已经以10ns延迟线+2G比较器做了个2G的出来。下次再做我就打算再进一步，不想重复了。分析了一下S ...

有没有可能是靠 FPGA 做出来的？这玩意对 jitter 的要求到什么程度，俺一点概念都没。

量子隧道

scoopydoo 发表于 2024-4-18 19:11
有没有可能是靠 FPGA 做出来的？这玩意对 jitter 的要求到什么程度，俺一点概念都没。

FPGA我感觉可能有作用，但是又想不出来它的作用体现在哪。
那个MC100EP196延迟线只能延迟10ns，在10ns内以10ps为台阶，分出1000个延迟台阶。
假设我现在想要把时基调到100ns，大概就是把100ns，以100ps为台阶分出1000个台阶，或者以10ps为台阶分出10000个台阶。这都是靠那个延迟线芯片办不到的了。FPGA用门来辅助增加延迟的话，不太可控，飘移大。用时钟来辅助增加延迟的话，FPGA时钟频率太低，延迟台阶太大。更何况FPGA时钟和信号触发频率二者不同步。反正我现在还未想通SJL在这里施了什么魔法。想通了就可以搬移借鉴了。

scoopydoo

量子隧道 发表于 2024-4-18 19:18
FPGA我感觉可能有作用，但是又想不出来它的作用体现在哪。
那个MC100EP196延迟线只能延迟10ns，在10ns内 ...

这题对俺来说严重超纲了，俺的猜测是 FPGA 实现以 10ns 为步进的延迟，零头靠 MC100E196   

具体实现靠那个与/与非门和 FPGA 驱动的延迟线的使能信号的组合逻辑。

量子隧道

scoopydoo 发表于 2024-4-18 19:26
这题对俺来说严重超纲了，俺的猜测是 FPGA 实现以 10ns 为步进的延迟，零头靠 MC100E196   

具 ...

FPGA以10nS步进的话，问题是FPGA一般是同步时序逻辑，它只能在时钟上升沿处感知到触发事件。假设时钟100MHz的话，若这个100M与触发不同步，那么相位的相对滑动就会有正负5ns的时间感知误差。这已经大出天际了。一个解决办法或许是让FPGA时钟与触发同步。但是这对触发的要求比较高（频率和周期性）。应该不会这么做的。
还有一点，FPGA内部有大量数字电路在工作，其干扰很大，对数字电路没什么问题，但是对于10ps的时间颗粒度，是难以忍受的。带来的时基抖动不止10ps量级。