腿软版 8 位半多斜积分 ADC 试制成功

zddnet

腿软老师威武啊。

SPKBL

wang33 发表于 2024-2-8 03:28
我似乎看到了手持式7位半的曙光……
JOY6.5用户默默路过

同JOY6.5用户，不过JOY6.5的ADC如果用AD7175的话小七位半感觉还是可以的

ZEROONE

  您这个内涵太丰富，膜拜，但这个壳子实在是不配啊 ，拿过来，我帮你做个数控加工的盒子

ZEROONE

广西陆川。。。。

jdsuchen

太牛了，看标题还以为是8bit

kailin

这个，不是一般的牛！
DIY 8位半电压表！

MAX1223

scoopydoo 发表于 2024-1-31 18:16
俺挑两块骨头先：

第一，电压基准选 ADR1399 够用吗？

FPGA本质上就是硬件，只是现场可编程而已。如果知道需它要干那些事，自己是有希望弄出来的。

scoopydoo

MAX1223 发表于 2024-2-25 13:18
FPGA本质上就是硬件，只是现场可编程而已。如果知道需它要干那些事，自己是有希望弄出来的。

俺 30 年前就开始玩 CPLD 了，对 FPGA 还是有一点了解的。

俺的意思是说 FPGA 对坛子里的仿制者有一点难度，毕竟大部分人都没碰过。

MAX1223

scoopydoo 发表于 2024-2-25 16:16
俺 30 年前就开始玩 CPLD 了，对 FPGA 还是有一点了解的。

俺的意思是说 FPGA 对坛子里的仿制者有一点 ...

言之有理。

turbinee

washu 发表于 2024-1-31 22:31
MCU 无法满足计数时序要求
+++++++++++++++++++
严格说是我和腿软做不到，因为我们不会汇编  3457 的 A ...

没有细节说明，个人猜测是 MCU 计数频率不满足要求，达不到高精度测量积分时间的要求。

简单计算下：
假定测量频率 5 Hz，测量时间 200 ms，runup 和 rundown 时间各半，则最大测量时间 100 ms；
因是8位半，最大值 2e8；
计时的时钟频率为 2e8/0.1s = 2e9 Hz，这个计数频率就很难了。

当然，一般时间测量到这个精度，就不用计数的方式了，可以用专门的时间-数字芯片（TDC）
上述测量时间分辩力为 0.1s/2e8 = 5e-10 s，即 0.5ns，满足要求的TDC就很多了，价格也不高。

还是坐等楼主的介绍，看具体是什么方案

lidawei1

turbinee 发表于 2024-2-29 08:20
没有细节说明，个人猜测是 MCU 计数频率不满足要求，达不到高精度测量积分时间的要求。

简单计算下：
...

这是按照双斜来计算的吧？2GHz?太吓人了，这个频率，不但MCU不能满足要求，上面猜测使用的epm240恐怕也很难信任。
楼主说借鉴了advan的ADC结构，假设是借鉴了R6581的ADC，那么它的runup阶段是电荷平衡型的，产生输出的频率并不高，rundown阶段使用了倍率为4的5个不同斜率，也不需要很高的计数频率，所以，计数频率不是问题，倒是其中相关的时序控制比较麻烦，mcu不一定能很好处理，所以楼主才会说““MCU无法满足计数时序要求””，使用cpld就是为了处理这些时序，当然，它也有可能同时在兼职计数。

turbinee

lidawei1 发表于 2024-2-29 12:54
这是按照双斜来计算的吧？2GHz?太吓人了，这个频率，不但MCU不能满足要求，上面猜测使用的epm240恐怕也 ...

上面的估算，只是为了说明时序的高要求而已；

实际上，没人会用 2GHz 的时钟进行时间测量，太极端了，何况现在有很多方法测得更好。

高位数的测量当然不会只用双斜率积分，但只要是积分型的AD，都有高精度时间测量的需要，我因为用过 TDC，所以提一下。

btw，TDC 芯片现在真不贵了

wang33

SPKBL 发表于 2024-2-21 16:09
同JOY6.5用户，不过JOY6.5的ADC如果用AD7175的话小七位半感觉还是可以的

不知道设计团队当时考虑了没有……
我记得他们说是20V档因为放大器设计的关系导致噪声大（实测）稳不住第6位的……而它直接进ADC的2V档第7位的分辨率是可以参考的……
当然这货没有上排阻的时候温漂不小，至少12ppm，那就是普通5位半了……

liangdiancai

老师有套件吗？

JuncoJet

scoopydoo 发表于 2024-1-31 18:16
俺挑两块骨头先：

第一，电压基准选 ADR1399 够用吗？

FPGA没那么神秘
常用于编写触发、时序
顶多他还完成个查表