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楼主: Aline744

模拟振荡器在产生低频信号方面没有任何优势

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 楼主| 发表于 2023-11-21 09:38:44 来自手机 | 显示全部楼层
6320571 发表于 2023-11-20 20:50
lz还是见识太少

啊,哥,我错啦
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 楼主| 发表于 2023-11-21 09:39:03 来自手机 | 显示全部楼层
ssffzz1 发表于 2023-11-20 20:53
那单片机的基准又是什么,拿什么去标定晶振的??

你问的问题,在数字电路上同样存在吧!

错了错了,确实没考虑到
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发表于 2023-11-21 09:43:45 | 显示全部楼层
本帖最后由 iffi123 于 2023-11-21 10:52 编辑

dds, 14位输出目前能做到这个程度(应该未滤波), AD9833/9834/9850是10位DAC输出,AD9852/9854是12位输出
1.png

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发表于 2023-11-21 10:21:57 | 显示全部楼层
本帖最后由 量子隧道 于 2023-11-21 10:31 编辑
iffi123 发表于 2023-11-21 09:43
dds, 14位输出目前能做到这个程度(应该未滤波)


这是相噪图,是测相噪和杂散的。频带只在基频周围展开一小段。要看到失真,需要展开到基频的几倍。。。
而14位ADC的,从原理上大概也就能勉强做到-80dB的THD+N吧。。。(估算20*log10(2^-(14-1)))
而楼主显然是过于武断了。即使是要和模拟的振荡器比,也得拿DDS来比,不能拿单片机来比啊。
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发表于 2023-11-21 10:42:47 | 显示全部楼层
Aline744 发表于 2023-11-20 16:14
音频失真仪是什么

就是一种谐波分析仪,工业上也很广泛
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发表于 2023-11-21 10:49:09 | 显示全部楼层
量子隧道 发表于 2023-11-21 10:21
这是相噪图,是测相噪和杂散的。频带只在基频周围展开一小段。要看到失真,需要展开到基频的几倍。。。 ...

展开更没什么好看,谐波相距很大,用滤波器轻松去除,当然音频的情况不同,厂家没有给出1k这么低的测试图
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发表于 2023-11-21 10:50:29 | 显示全部楼层

本帖最后由 ym78321 于 2023-11-21 10:53 编辑

文氏振荡器、相移振荡器,都能得到波形非常好的正弦波;
用电抗管超低频正弦波振荡器可以得到周期2秒及以上的正弦波,如果用其它开关方式,怎么转换成正弦波呢?
如果用单片机逐点生成那也得滤波吧?怎样保证波形纯正无底噪?底噪相对于伴生的高次谐波吧?
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发表于 2023-11-21 11:14:52 | 显示全部楼层
iffi123 发表于 2023-11-21 09:43
dds, 14位输出目前能做到这个程度(应该未滤波), AD9833/9834/9850是10位DAC输出,AD9852/9854是12位输出
...


这个是相位噪声图,DDS本质上是一个分频器,所以它的相位噪声指标很优秀(分频后相噪是降低的,具体公式忘记了),这是DDS的优势,对比来说PLL如果用作倍频,其相位噪声是增加的。

但DDS最大的问题是杂散高,杂散是数字直接频率合成的固有问题,滤波可以降低一部分杂散,但DDS的杂散分布范围很广,而且会随着频率字不同而变化位置,所以DDS作为宽带应用的时候,其杂散是难以解决的,SFDR都不是太高,大部分芯片根据DAC的位数不同在50多到70多dB之间,而PLL可以轻易的做到90dB甚至更高。

当然,如果把DDS作窄带用途,即输出端使用窄带滤波器,那么杂散是可以做到比较低的,但这样一来DDS频率调节范围就降低了,考虑到DDS高昂的成本,就又打不过PLL了,这也是为什么PLL的应用场合仍然比DDS多很多。
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发表于 2023-11-21 11:23:59 | 显示全部楼层
iffi123 发表于 2023-11-21 10:49
展开更没什么好看,谐波相距很大,用滤波器轻松去除,当然音频的情况不同,厂家没有给出1k这么低的测试图


DDS的特点是,分频系数越高,输出信号的质量就越好,比如同样输入1MHz的信号,30M时钟的DDS比180M时钟的要差太多,所以DDS输出音频信号是十分优秀的,但是这不是浪费吗?DDS很贵的 ,一片二手拆机的AD9850都要30块呢

至于杂散问题,看你的应用方式了,作为宽带输出的话,杂散是很难去除的,不同的频率下杂散的位置是不同的,如果作为窄带,滤波器可以去掉大部分杂散,虽然特定一些频率字下,杂散会距离输出频率很近,但这种情况下杂散幅度很小
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发表于 2023-11-21 14:33:03 | 显示全部楼层
本帖最后由 iffi123 于 2023-11-21 14:46 编辑
MF35_ 发表于 2023-11-21 11:23
DDS的特点是,分频系数越高,输出信号的质量就越好,比如同样输入1MHz的信号,30M时钟的DDS比180M时钟 ...


因为dds内部有倍频,倍频是用锁相环实现,增加了抖动,也就增加相位噪声,直接提供和内部时钟一样频率的外接时钟信号(关闭倍频),肯定是最好的, 第二张图的区别很明显

与其买10位输出/125MHz的9850,为何不买12位输出/200MHz的9852, 后者还多了sinx/x校正(输出幅度不会随着频率增加而降低), 价格差不多,9852我当时买的时候才20多
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发表于 2023-11-21 14:37:26 | 显示全部楼层
本帖最后由 iffi123 于 2023-11-21 14:49 编辑
MF35_ 发表于 2023-11-21 11:14
这个是相位噪声图,DDS本质上是一个分频器,所以它的相位噪声指标很优秀(分频后相噪是降低的,具体公 ...


dds不普及是价格太贵,普通的PLL性能在一些要求低抖动苛刻的场合,比如光通信或者4g/5G是不行,象一些用于这些场合的有源晶振,内部用了数字锁相环,实现很低的抖动,几十fs

dds输出音频并不优秀,因为倍频靠的太近,不好过滤,输出高频,基频和倍频相差很多,过滤简单多了
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发表于 2023-11-21 15:03:39 | 显示全部楼层
iffi123 发表于 2023-11-21 14:37
dds不普及是价格太贵的而不是性能,普通的PLL性能在一些要求低抖动苛刻的场合,比如光通信或者4g/5G是 ...



你说的倍频意思是谐波吧,DDS的谐波指标主要受DAC的线性指标影响,DDS的DAC的线性度一般都在1~2LSB,按照14bit的DDS,也就是60到120ppm,即-78dB到84dB之间,这是原始的总谐波指标

我说的优秀,指的是窄带应用,实际上宽带应用场合的信号源,也没法做到多优秀。窄带应用下通频带在目标频率附近比较小的范围,那么即便低频下二次谐波因为靠太近不容易很好的抑制,但做到20dB还是很容易的,稍微弄一下30dB也不难,更高次谐波就更不用说了,即滤波器不难做到总谐波抑制30dB以上,那么整体的总谐波失真不难弄到-110dB,这难道够不上优秀吗 ,另外低频也需要考虑相噪指标的,DDS的分频比越高,相位噪声就越低。

但就是我说的,用非常廉价的文式振荡器就能够轻松的实现这个指标,用DDS纯粹是浪费。
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发表于 2023-11-21 15:15:00 | 显示全部楼层
本帖最后由 iffi123 于 2023-11-21 15:20 编辑
MF35_ 发表于 2023-11-21 15:03
你说的倍频意思是谐波吧,DDS的谐波指标主要受DAC的线性指标影响,DDS的DAC的线性度一般都在1~2LSB, ...


我说的倍频不是谐波,dds一般内置PLL,以适应更宽的时钟,比如内部时钟200M, 内置20X PLL时钟发生器,如果启用PLL,那么外部时钟可以低至10M, 直接用200M外接时钟,比用10M+内部20X倍频,指标会更好, 如果用低抖动的时钟,输出的指标还会更好,不清楚厂家测试使用的时钟源,dds要好的输出,时钟本身指标不能忽视

时钟本身抖动是产生杂散的原因之一,它能产生连续频谱,而谐波总是整数倍,频谱不连续,包括互调也是不连续
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发表于 2023-11-21 15:28:56 | 显示全部楼层
iffi123 发表于 2023-11-21 15:15
我说的倍频不是谐波,dds一般内置PLL,以适应更宽的时钟,比如内部时钟200M, 内置20X PLL时钟发生器,如果 ...



是的没错,倍频时相位噪声会劣化20logN,N为倍频数,20倍频就是26dB,这是理论值,实际上不同的倍频方法还会带来额外的劣化。

不过倍频在高频率的DDS中几乎是无法避免的,只要你的时钟源是基于晶体谐振产生的,因为晶体谐振频率具有上限,高频率晶体振荡器不管是那种方式实现,都离不开倍频,哪怕你用泛音的方式实现晶体振荡器,实际得到的相位噪声也比基频差20logN。

直接得到高频率时钟的方式并非没有,但还是那句话,代价高昂罢了,对于DDS的时钟,如果选择晶体谐振作为时钟,只能尽量减少倍频方式带来的额外相噪劣化,比如泛音晶体振荡器相对来说是比较优秀的,PLL倍频则不那么容易,实际上DDS内部自带的用于时钟倍频的PLL并不是很好,所以一些DDS应用方案用外部用高质量PLL提升时钟频率来驱动DDS
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发表于 2024-1-25 17:42:38 | 显示全部楼层
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