【提问】关于晶体管输出特性曲线IC/ID的下坡

量子隧道

我们一般见到的晶体管，如BJT或MOS，输出特性往往是这样的，随电压增加而略微上翘，正阻，有early电压：


但是偶尔就会在DS上看到类似这样的，甚至有一次在GLOBALFOUNDRIES的工艺库里都看到过，这样式儿的：


负阻？怎么可能？有振荡可能性？是测量方法的问题吗？例如，是不是测量导致的加热带来的？改用脉冲测试，是否就能规避？

girlexplorer

好像bumk很推崇微电子技术，小鬼头很推崇模拟集成电路的分析与设计。
这两本书里不知有没有答案，如果这两本书里没答案，那就基本全网找不到答案了。

快乐年

特殊半导体器件？

MT4S301

1、是负阻，真的，我id就这样
2、听人说有震荡可能（那人不一定对）
3、这篇中文文献说sige HBT的负阻源于自热效应，还有篇CSDN也这么说。FET的负阻没查原因
https://www.docin.com/p-1396670061.html

bumk

探妹住持，您cue我没意义啊，就是个业余看书的，只知道沟道长度调制效应，搬个板凳过来听大佬讲解。

另外，那本书叫《微电子电路》，ISBN 7-121-02670-8，挺好的一本书。但是，我并不推崇什么书，我推崇的是脚踏实地认真学习。
国家版本数据中心一查就有：


至于书里的内容，我顶多算是流览了，距离掌握还遥远。所以我不会说，“作者也不懂”，或者“抄来抄去”之类的。

量子隧道

MT4S301 发表于 2024-11-27 16:07
1、是负阻，真的，我id就这样
2、听人说有震荡可能（那人不一定对）
3、这篇中文文献说sige HBT的负阻源 ...

1，既然是自热带来的，那么用足够短的脉冲来测试，总可以减弱甚至消除这个效应。
2，如果是自热带来的，那么其响应时间常数应该较长，或许配合合适的大时间常数外部储能环路，如大LC环路，确实可能会振荡。

sgeli_sh

我猜想这种管子的Icm小，当Ic（Ie）超过其值Icm反而减小，实际也反映HFE减小，Ib=50uA是临界值。

MT4S301

量子隧道 发表于 2024-11-27 16:51
1，既然是自热带来的，那么用足够短的脉冲来测试，总可以减弱甚至消除这个效应。
2，如果是自热带来的， ...

半导体/器件机理一个字儿都不懂，HBT的负阻现象也没深入了解过
俺只能猜测微波器件尺度太小，常规半导体测试仪即使最窄脉宽也产生明显温升。。。

luosifu

大概翻了一遍念书时候的教材，没能找到相关的内容，悔当初没好好学。
《半导体物理学》ISBN 7-5053-8985-8
《半导体物理与器件》ISBN 7-121-00863-7
《An Introduction to Semiconductor Devices》 (影印板) ISBN  7-302-1245-5/TN·306

感谢楼主，我在翻书时，翻出了不知何时夹在书中的100块钱

大孔景元

部分2SK30A的输出曲线在小电流时就有类似曲线，是低头曲线，曲线只是变化规律反常，但仍是普通电阻特性，不算负阻，真正的负阻曲线的负阻区在图示仪上显示不出来。

locky_z

我看过一本书，说FET管的Vds-ID是负阻效应，比较轻微，不好观察，
但这种效应是因为结温还是本身特性不好结论。

BJT比较少看见

girlexplorer

以前只有三极管，电子书从头到尾将讲三极管，还是比较详细的。
现在电子书大量讲mos管，各种mos，集成电路，dsp，fpga，运放，还有什么veillog编程语言，连jfet基本都不讲了，三极管更是草草带过，别说下坡曲线，连上坡曲线都删掉了。

感觉以后从业人员学的越来越浅，越来越依赖完整购买芯片授权，完全依赖配套的eda软件，就是修改几个参数，usb接口用三个还是四个，内核选十个还是八个，频率用标配还是超频5％，制程选3纳米还是7纳米......完全失去底层设计能力。

longshort

說負阻特性，還不如說是溝道負溫度係數體現在Vds上的反映。

bumk

girlexplorer 发表于 2024-11-28 15:19
以前只有三极管，电子书从头到尾将讲三极管，还是比较详细的。
现在电子书大量讲mos管，各种mos，集成电路 ...

您真别这样，所谓 “上坡” 是沟道长度调制效应，上面已经说过了，BJT也有类似现象，书上也详细讲了（带公式推导的！不是一带而过好不好）。




另外，一般现在书上双极型（BJT）和场效应（FET）内容详细程度是一致的，并没有任何忽略。
比如这本书，FET一整章用了124页，BJT一整章用了141页。“大量mos”、“各种mos”，“忽略BJT”，“购买授权”，还得是住持您敢说，对别人的学习和工作是真的瞧不上，不得不佩服。

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补充一个，mos有衬底偏置效应，我本来以为是body会不会有什么特别的工艺，导致VDS升高之后，沟道会展宽，从而使得ID下降，影响性能（gm也会下降）。
但我毕竟只是业余了解了一点点皮毛，第一感觉也均为联想，应该听听大佬们怎么说。

MT4S301

bumk 发表于 2024-11-28 17:11
您真别这样，所谓 “上坡” 是沟道长度调制效应，上面已经说过了，BJT也有类似现象，书上也详细讲了（ ...

不能光盯着缺点不放，ge大师起码知行合一
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2024-11-28 17:39 上传

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大陆的硅CMOS计算芯片设计能力无可质疑的世界前列，模拟稍差。非硅/射频的保密但肯定很强（参考各种航展兵器展示）
上ieee看，铺天盖地的大陆作者发文。
不建议厚古薄今