PLL时钟锁相环引起的反思

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IIS信号无疑是所有数字音频里最常用的信号之一，也是干扰最小最容易出好声的信号。但是问题来了。IIS信号是不含主MCK时钟信号。但是含有BCK与LRCK时钟信号。按照最初设计的芯片仅有BCK与LRCK完全可以正常工作。但是对于新的芯片和含有数字滤波器的电路就不能够完全支持。故此需要二次生成MCLK信号。但是问题来了。是利用晶振产生还是利用BCK升频，亦或是LRCK升频获得。各路神仙方式不同。如果仅仅用来制作CD那么就没有值得探讨的问题。直接利用高精度时钟产生然后经过滤波器输出给所有系统需要时钟设备即可，现在的问题是CSR8675蓝牙和一些没有主时钟信号的设备，在之前制作SONY远古芯片时，利用BCK降频生成WCK单一信号可以，但是多信号状态很难统一，故此当时解决方法只能是使用LRCK升频，这样产生的WCK是完全对齐于LRCK的。44.1K直接升至88.2K而且对齐比较严格。但是问题来了。现在不是做简单的2倍频。而是更多倍的MCK信号。那么如果升频不考虑对齐也就是异步方式则可以直接使用晶振，例如制作PCM67与PCM69，直接使用晶振生成MCK即可正常工作。但是很多芯片是同步方式就只能利用BCK或者LRCK做锁相环PLL升频。对于锁相环自打接触开始就一直望而却步，其对于阻容电感等要求过于严格。毫厘之差谬之千里。如果没有其他方式能够适应线路需求也只有剩下PLL锁相环了。我想论坛的大佬们或许有不同的看法和做法。但是我还是忠于只用44.1K来升频，这样可以做到基本同步，主要我的设备比较多。CSR8675蓝牙，CS8412同轴，COMBO384和一组标准IIS，都需要混合进行，缺一不可。故此只能利用44.1K来搞。因为SONY制作过程已经吃过亏受过苦。所以这次不会再翻车。那么问题又来了。是利用远古神器MC1648?还是利用当今新宠74HC9046?这句话讲的也不严谨，因为74HC9046是74HC7046的后代，74HC7046是74HC4046的后代，74HC4046是CD4046的后代，由此一代一代，但是74HC9046已经是昔日黄花过去式的芯片后面要加ED才行，至于现在进行时的ING芯片实在不敢恭维，瑞萨公司的ICS501搞出来的东西连看都没办法看，更不要说用了。不研究这些，MC1648的远古神器准备率先测试，自己绕制电感，由此不成功便成仁，失败在搞74HC9046。发帖目的在于抛砖引玉，看看大家都有什么好办法让时钟更加精准不抖。注意不是CD内部时钟，现在研究的是再生时钟。其实还有一个非常值得反思的问题，就是为什么要PLL。看大把过万的名机使用CS8412外面非锁相环不用。难道CS8412的内部PLL做的有那么不堪入耳？真希望有人能够解密一下AES21内部线路如何，传闻内部就是CS8412经过缜密的PLL制作出非常强大的信号来驱动D20400。其实我的目的也出于此，想要让我的D20400能有更好的信号源头。下面机密一下74HC9046的线路，和我的远古神器样板，还未安装，未知失败在何处。同时上几张AES21给大家欣赏一下。志同道合的朋友可以共同探讨研究。

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老芯片测试一般不会让你太过伤心，因为稳定性和当年对电路方面的执着一般都不会让你失望。目前测试自制电感，缠绕10圈即可。可以比较稳定的处于11.2896M。现在利用CSR8675可以直接驱动任意需要MCLK的I2S芯片。测试SM5842滤波器也可以完美工作。奇怪噪声都小于晶振。未知为何？此次设计直接取出WCK信号以适应SONY。这样就不用二次生成WCK信号。可以直接2FS工作。展示一下制作图片。因为设计时缺少一只74HC04倒向所以后续还需要MCK经过一只74HC04倒向即可，否则会出现带载停振状况。倒向不但增强了驱动能力还能使相位完全对其于LRCK信号。一举三得。

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9046只有74HCT的，少個T字便查找不到數據手冊了。
9046就怎麽失敗了？用示波器查看下C145上的波形，看波動是否緩慢（鎖定）或快速（入鎖前或失鎖）。
電阻R135限定頻率的調節範圍，R134和C124共同決定中心頻率。