我也做个Voltgen，阶段性验证(二）

MF35_ · 发表于 2024-8-1 21:22:14

经过几天的折腾，模拟电路部分的问题搞的七七八八了，做了两次10V的回读测试，ADC转换周期10PLC，DAC输出10V左右电压，然后连续读取1000个读数，窗口时间200秒，从结果看噪声在4uVpp，如果用10秒窗口测试，一般噪声只有2uVpp。当然这个结果是回读结果，不代表实际的DAC输出噪声，因为手头没有合适的仪器，暂时没有办法测，理论上DAC的输出噪声会比这个高一点，但从目前的结果看相当令人满意了

MF35_ · 发表于 2024-8-6 21:50:20

本帖最后由 MF35_ 于 2024-8-6 22:14 编辑

因为最终选择了使用ADS127L21这款ADC，所以周末花了些时间做了一个不同配置下的噪声测试。

测试使用的输入是由DAC输出的10V电压（实际上也测过3节锂电池串联电压，结果基本一致）
每轮测试的连续采样时间均为10S，数据量取决于采样率，1PLC下是500个数据，0.625PLC（内置时钟时无法慢到1PLC）下是800个，10PLC下是50个（实际上10PLC是对1PLC和0.625PLC的数据使用平均抽取得到的）。
测试的目的是对比不同配置对噪声影响，因为前端电路的影响，它实际上并不能体现ADC自身的性能。
打算使用这个ADC的小伙伴可能因为前端电路的不同而得到不同的结果，对此我不做任何保证

。

Vin-Buff，ADC内置输入缓冲
Ref-Buff，ADC内置基准缓冲
Speed，ADC的速度模式，只测High和Mid模式，Low模式实用性太差，Max模式则明显降低性能
Filter，ADC内置数字滤波器
Clock，ADC使用的时钟，int是内置，ext是外置，/2表示2分频
Average，平均抽取比例，1就是不抽取
SampleRate，采样率，用PLC来表征ADC的调制时间（1PLC=20mS）
Stdev，标准差，可以理解为RMS-Noise

从测试结果可以得到的几个简单结论
1.如果前端电路的驱动能力足够，Vin-Buff没有什么作用，理论上反而会增加噪声（很低，内部是斩波的）并且线性指标会劣化。
2.Ref-Buff是有益的，ADC转换中要不断从基准吸收电荷，如果基准的缓冲器带宽低（为了抑制噪声），会因为负载调整速差而产生轻微波动，所以开了比较好。
3.高采样率下sinc4的噪声表现好于sinc3，但低采样率下看不出区别（此时噪声主要在主瓣范围，旁瓣的高低没什么影响了）。
4.内部时钟的稳定性还是不太好（RC振荡器），抖动也大，会引入一定的调制噪声，所以用外部时钟噪声会好一点。
5.Mid模式对比High模式有些优势，但不明显（时钟频率越低优势越小），不过手册图表显示Mid模式下线性曲线更好一些，而且功耗更低。
6.实际测试平均抽取的比例达到10以上后几乎没有优化了，所以抽取比例在10~16就可以了，再大纯粹浪费时间。

limbare · 发表于 2024-8-2 08:05:57

峰峰噪声都小于1ppm了，还要啥自行车。

scoopydoo · 发表于 2024-8-2 08:52:52

形势喜人，预祝你这个项目不会烂尾！

MF35_ · 发表于 2024-8-2 10:01:00

scoopydoo 发表于 2024-8-2 08:52
形势喜人，预祝你这个项目不会烂尾！

宝友儿，这可不兴说啊

lg676041036 · 发表于 2024-8-2 10:11:36

同3楼所说
形势喜人，预祝你这个项目不会烂尾！

MF35_ · 发表于 2024-8-6 21:52:00

非常奇怪，“Stdev”和“：”连着写会触发审核，这是什么奇怪的违禁词语吗

，我试了好多遍才发现

lg676041036 · 发表于 2024-8-7 08:49:47

MF35_ 发表于 2024-8-6 21:50
因为最终选择了使用ADS127L21这款ADC，所以周末花了些时间做了一个不同配置下的噪声测试。

测试使用的输 ...

感谢分享这些很有价值的芯片测试结果，大大减少了后面使用该芯片者的探索时间。

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