求助一个采样的疑问
两个例子1.一个200KHz正弦波，每个周期采20个点才能较完整的恢复，假设转化时间17.5个时钟周期，则大约需要70MHz的采样时钟。
2.TD-SCDMA接收机，中心频点96MHz(带宽1.28M)，采样频率76.8MHz。
都是70多M的采样频率，为何一个采几百K，一个却能采90多M呢？ 本帖最后由 iffi123 于 2024-4-12 10:25 编辑
后者是带宽采样，并不是把0- (96+1.28/2)全部采集，只把带宽内的信号采集，需要的频率自然可以降低，这其实是欠采样的应用
当用76.8M的频率对96M信号采样，信号会以采样频率为中心进行频谱折叠，也就是96M会移到57.6M的位置，再以采样率一半为中心再进行折叠，最终落在0-fs/2内，也就是57.6M会移到19.2M，欠采样有类似下变频的效果
所以96M的信号，频谱最终移到19.2M, 相当于是以4倍的频率采样(76.8/19.2) 不太懂绑定 本帖最后由 一驾 于 2024-4-12 10:21 编辑
工业上采样频率要求大于5倍，那这个5倍是针对单音信号？ 如果是带宽信号，是大于2倍带宽和恩奎斯特区的要求即可吗 一驾 发表于 2024-4-12 10:17
工业上采样频率要求大于5倍，那这个5倍是针对单音信号？ 如果是带宽信号，是大于2倍带宽和恩奎斯特区的要求 ...
5倍的说法是针对示波器吧，示波器需要还原波形，要求更高，而通信只需要解调出信号，理论上大于2倍即可，实际会多些，但不一定是5倍 如果用40MHz对一个中心频率8MHz低带宽的信号进行采样，纯采样时长15个周期，数据移动存储等15个周期，即25ns*30=750ns。那输出的数据率是不是1/750ns=1.33MSPS呢？ 本帖最后由 iffi123 于 2024-4-12 14:47 编辑
一驾 发表于 2024-4-12 13:21
如果用40MHz对一个中心频率8MHz低带宽的信号进行采样，纯采样时长15个周期，数据移动存储等15个周期，即25n ...
这和ADC结构有关，高速ADC采用多级管道结构，不同于常规的ADC,时钟频率就是转换速率，不能用你这种方法计算，如果40M时钟，只有1M多的转换速率，那还怎么玩 你需要理解两个概念，采样率和工作时钟，你第一个例子里的70M只是ADC的工作时钟，采样率是你计算出的200kHz*20=4M，第二个例子中的76.8MHz是采样率，不同的ADC构架不同，有的ADC需要多个时钟才能完成一次转换，比如SAR构架，对于这种ADC，时钟是时钟，采样率是采样率，更高速的ADC往往采用单时钟构架，一个时钟脉冲就能完成一次采样
另外你第二个例子中，虽然中心频点96M，高于采样频率76.8M，看似不满足奈奎斯特定律，但它的带宽只有1.28M，奈奎斯特定律的使用场合是针对基带信号（指从0开始的连续频谱信号），而对于频带信号（指频谱只在一个范围内），只要最小和最大频率满足一定要求，那么采样速率只要满足带宽的2倍就可以了，这个叫做带通采样定律，其本质就是把频带信号变频（采样就是数字变频）到采样速率的第一奈奎斯特区以内来满足奈奎斯特定律，当然带通采样的前提是采样速率的每个奈奎斯特区都不能有信号，以免引入混叠，这个可以通过带通滤波器来解决。 本帖最后由 量子隧道 于 2024-4-12 16:04 编辑
一驾 发表于 2024-4-12 13:21
如果用40MHz对一个中心频率8MHz低带宽的信号进行采样，纯采样时长15个周期，数据移动存储等15个周期，即25n ...
ADC也可以一个时钟周期里完成多个bit转换，甚至做pipeline的。大量ADC是时钟频率是多少采样率就是多少。只不过由于pipeline结构，输出数据有延迟而已。
例如AD9201，时钟20M，采样率就是20M，手册有如下描述：
The ADCs are implemented using a multistage pipeline architecture that offers accurate performance and guarantees no missing codes.
从时序图上看，输出只是比输入延迟了3个节拍而已。所以并不需要像你说的那样把时钟频率提得那么高。 本帖最后由 MF35_ 于 2024-4-12 15:28 编辑
iffi123 发表于 2024-4-12 10:13
后者是带宽采样，并不是把0- (96+1.28/2)全部采集，只把带宽内的信号采集，需要的频率自然可以降低，这其实 ...
实际上你可以简单的理解为，采样就是把除第一奈奎斯特区以外的所有信号，全部叠加到第一奈奎斯特区，叠加的原则是奇数区直接叠加，偶数区镜像叠加，因此对于76.8M的采样率来说，96M的频率在第三区，直接叠加到第一区就是19.2M了，前提是第一区和第二区本身就没有信号，这样才不会混叠，欠采样才行得通 本帖最后由 量子隧道 于 2024-4-12 16:12 编辑
本质上就是采样时把频谱搬移（下变频）的工作一起做了。这种方式工作，ADC的前端采样保持电路（T/H电路）的带宽要求比较高，要能快速跟随96MHz信号。很多通信用ADC都有这种功能。例如我前边列举的AD9201，采样率20M，但是T/H电路模拟带宽有两三百MHz，可以通过以20M采样率直接对几百M的信号进行采样，采样时即完成下变频工作。
Input Bandwidth (–3 dB) BW
Small Signal (–20 dB) 240 MHz
Full Power (0 dB) 245 MHz
有些网络分析仪也用了类似的原理。如安立的shockline网分产品线，以低频（重复率低）高速（边沿快，宽度窄）的脉冲直接对射频信号采样来完成频谱搬移。省去了混频器。 本帖最后由 一驾 于 2024-4-15 08:46 编辑
现在STM32F407的ADC理论上时钟最高可达42MHz，如果采一个中心频点8MHz的低带宽信号，可以考虑多通道，加上接收中断DMA等因素，最终数据采样率能达到多少？另外，采样完后是进行32K的FFT算频谱还是FIR处理 本帖最后由 一驾 于 2024-4-15 09:37 编辑
找到一段多载波处理的文字，用61.44MHz的ADC采样后，这段多载波的还需要用NCO再多一次的DDC处理。按照上面你们所说，采样即进行频谱搬移就能到基带了，那人家为何还多一些处理呢 本帖最后由 iffi123 于 2024-4-15 10:01 编辑
一驾 发表于 2024-4-15 08:43
现在STM32F407的ADC理论上时钟最高可达42MHz，如果采一个中心频点8MHz的低带宽信号，可以考虑多通道，加上 ...
stm32片上adc是开关电容ADC, 不是高速ADC那种结构，实际转换率要打折扣，你去看下寄存器说明，用来做高速ADC不可行, 几M可能达到，几十M别想了，老老实实用外置高速ADC,NXP的LPC系列有内置几十M转换速率的ADC,有人拿来做SDR
欠采样的“下变频”效果是有条件的，不是随时都能满足，要消除频谱混叠才行